–ASIC组
 
职责描述：
- 与算法组合作，设计最合适的芯片系统架构；
- 运用Verilog / VHDL进行逻辑设计；
- 完成模块级综合和时序验证；
- RTL建模、仿真、验证；
- 熟习 DFT 技术；
- 功率估算及低功率设计技术；
- 良好的沟通和表达能力；
- 良好的系统组织能力，及对细节的掌握能力；
- 良好的团队合作精神。

职位要求：
- MSEE五年以上经验；
- 对Verilog RTL 设计及验证有极强能力；
- 熟习数字信号处理和MATLAB；
- 有用Perl、C或者TCL的极强的编程能力。