职位描述：
1.负责ASIC/IP设计开发
2.Spec定义，RTL设计，Function & Gate-level仿真，逻辑综合，时序分析等
3.FPGA验证
4.为Verification，Software，Back-end工程师提供支持
职位要求：
1. 电子类相关专业，本科及以上学历
2. 一年以上RTL设计经验，熟悉ASIC设计流程
3. 精通Verilog，能熟练编写脚本
4. 熟练使用VCS/NC-Verilog, Design Compiler, Prime Time 等相关EDA工具
5. 掌握FPGA的应用，熟练使用逻辑分析仪和示波器等仪器
6. 熟悉AMBA协议和各种音视频标准者优先
7. 规范、严谨、耐心、细致的工作风格，能承受大的工作量和工作压力
8. 流畅的英文读写能力，敬业与合作精神，良好的协调沟通能力